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[求助] DC综合出现warning:assign or tran are writen out

[求助] DC综合出现warning:assign or tran are writen out

Verilog 'assign' or 'tran' statements are written out这个warning怎么解决呢? 是比较严重的问题吗?

我在代码里设置了set verilogout_no_tri true
set verilogout_ignore_case true
还是会出现上述warning

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这种情况即使设了相关变量也会出现。需要在产生网表后,自己写一个脚本处理,将assign改成例化对应库中的buffer单元。

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