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发表于 2017-3-15 22:28:42
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以下是我对用于高速串行接口（SerDes）的时钟数据恢复电路（CDR）的一点点思考，发出来和各位大神讨论一下，看看是否理解到位，听听大家关于CDR更好更多的理解。
CDR输入的是数据和本地时钟，该数据带有一些抖动，时钟与数据之间有一定的相位差和细微的频率差，讨论数据与相位同频下，抖动的传输性能和容忍能力。CDR恢复出来的时钟和数据是带有抖动的时钟和数据，希望该抖动频率小一些，所以，抖动传输性能要求将数据上带有的高频抖动直接滤掉，不要传输到输出时钟上，所以要有小的环路带宽。但是对于抖动容忍能力，又希望当数据抖动频率大的时候，输出时钟依然能够跟得上数据的抖动变化，即时钟能够容忍数据的高频抖动，所以要有大的环路带宽。
这两个指标都是对输出时钟的考察，但是，是对时钟不同方面的考察，一个是时钟本身作为一种信号的性能，另一个是时钟与数据的相对关系。
欢迎大神指正！ ...
eleven111aaa 发表于 2017-2-18 23:22
,早期 1394 是有 clock and data . 早期观念认为可以同步 . cdr 是把 clock 藏在 data 内方式
不过 後来观念是 clock + data .
jitter 是因为要展频所以会某些区间跳 . CDR recovery 观念就是把 data 还原回来 .
一种 使用 高速 PLL就是锁低频信号如果 5Ghz 可能使用 20Ghz .
另一种是多组 phase 采 sampling使用 去锁 data .
至於 cdr 性能就跟能抓多少 资料有关系 . 某些范围内抖是可以抓得到 .
因为 如USB 高速信号透过 cable 後一定会失真掉.
加上还有抖动 . 所以能否真的还原回原来资料 . 现在还有 8b10b (10bit data 只有8 bit 是可用)
or 一些网路使用 56_58b
以多组相位方式sampling 的CDR 来说, 就是一套演算法去判断切相位 .
细节我不知道, 不过以前同事报告过 . 会切 phase .
如果收到 data 是"往前跑" 会判断几次後 取样sample 自己往前追 .
如果收到 data 是"往後跑" 会判断几次後 取样sample 自己往後追
去抓回资料 ,但是 有一定范围 .
=> 不知道谁有这类论文可以看, 当年时很好奇不过不是我做的 .
所以 流片出来测就是发现做的 bit error rate 比 Intel高..
但是还是可以传阿 , 反正USB 没收到, 就说 NAK 就可以 . 但是某些 phy 间就是有如此性能差异 .
Intel 比较高竿拉 ..
如有认知错也告诉我
thank you |
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