timing constrain sta 异步约束问题？

masaka_xlw

如果只set_false_path, 那么综合工具不会把对应的CDC路径看成所谓的“timing path”，会认为“这条路径的timing无所谓”，会可能预先插入很多不必要的cell。更重要的是，当后端的人实际layout的时候，也会认为这是false path，因此可能会因为芯片P/R空间不够，或者走线不够balance， 或者局部power没法收敛等等原因，最终把所关注的这些CDC path拉的很长或者很散，甚至能在layout里面走多层或者对角线。你可以在相关的PT setup timing report里会见到drive强度很大（比如D16，D32 etc）的一坨BUF，或冷不丁蹦出几个延时很长（好几百ps）的delay cell。对于false path，会导致工具理解设计时有误，因此才用set_max_delay做显式的延时约束

Ms_kitt

学习了