timing constrain sta 异步约束问题？

yangweijlu · 发表于 2017-2-3 19:31:13

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请教下：两个异步时钟域有path, 但是都经过了同步。
应该怎么约束这种异步path?
直接设置成false path 是否可以，为什么好多
ip的这种path 都通过set max delay设置为一个
源时钟域的周期？这样设置是否只为了保证性能，
为什么不设置为两个时钟周期？

yangweijlu · 发表于 2017-2-3 19:32:24

先顶起～～～～

yangweijlu · 发表于 2017-2-4 13:52:09

谁能帮忙解释下？

bornforhappy · 发表于 2017-2-9 19:27:48

回复 1# yangweijlu

两个异步时钟域设置false path是可以的，设置max delay是保证总线类的跨时钟信号在被采样的时候是采的同一拍的数据，约束上一般是目的时钟的一个或者半个周期，最严格的是源和目的的最快时钟周期的一半。

yangweijlu · 发表于 2017-2-10 12:42:38

回复 yangweijlu

两个异步时钟域设置false path是可以的，设置max delay是保证总线类的跨时钟信 ...
bornforhappy 发表于 2017-2-9 19:27

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谢谢回复，异步时钟域如果没有path或者path根本不影响功能，应该直接设置false path就行。但是如果异步时钟域之间有功能path，并且
这些path经过同步处理，那么如果也只设置成false path，我的理解是这样会影响性能，不影响功能。所以使用set max delay保证性能。
这样理解是否正确？

yangweijlu · 发表于 2017-2-10 12:46:41

回复  yangweijlu

    两个异步时钟域设置false path是可以的，设置max delay是保证总线类的跨时钟信 ...
bornforhappy 发表于 2017-2-9 19:27

    谢谢回复，异步时钟域如果没有path或者path根本不影响功能，应该直接设置false path就行。但是如果异步时钟域之间有功能path，并且
    这些path经过同步处理，那么如果也只设置成false path，我的理解是这样会影响性能，不影响功能。所以使用set max delay保证性能。
    这样理解是否正确？

bornforhappy · 发表于 2017-2-13 09:08:06

回复 5# yangweijlu

还是要看你的设计，比如总线跨时钟，假设是3bit信号，如果仅仅设置异步，那么1bit可能是1cycle到达，1bit可能是2cycle到达，还有1bit可能是3cycle到达，这个时候跨时钟采样的就不是源端同一拍的数据，如果设计容忍度很高，比如是静态的，那么没有问题，如果设计容忍度不高，比如只能保持两拍数据不变，那么功能上就可能会出错。

yangweijlu · 发表于 2017-2-14 10:16:33

回复 yangweijlu

还是要看你的设计，比如总线跨时钟，假设是3bit信号，如果仅仅设置异步，那么1 ...
bornforhappy 发表于 2017-2-13 09:08

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ok，多谢。一般的多bit bus不会直接使用异步时钟采样进行同步的，基本都是fifo，除非向你说的是静态的。我在多问一下，比如总线使用异步fifo同步，约束的时候都会约束下异步fifo中的格雷码信号，设置为set_max_delay $source_clk_period, 这样是否仅仅是为了保证性能，即如果异步fifo中的格雷码同步信号path直接设置为false path不会影响功能，只是影响性能？

mcsino · 发表于 2017-2-14 14:01:30

不错，学习了

robin0338 · 发表于 2017-5-31 01:11:14

回复 8# yangweijlu
想知道這答案，有人有回覆嗎?

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