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查看: 4859|回复: 19

[资料] SystemVerilog for Design

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发表于 2017-1-14 17:14:59 | 显示全部楼层 |阅读模式

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system verilog,有下载需求的拿走

SystemVerilog for Verification__ 3rd Edition.pdf

10.01 MB, 下载次数: 322 , 下载积分: 资产 -4 信元, 下载支出 4 信元

system_verilog

发表于 2017-1-15 10:12:00 | 显示全部楼层
回复 1# xiaohanhaowei


   感谢分享,呵呵。
发表于 2017-1-15 17:06:29 | 显示全部楼层
thanks for design
发表于 2017-1-15 20:52:11 | 显示全部楼层
谢谢
,学习学习
发表于 2017-1-16 15:36:00 | 显示全部楼层
给个目录,要不然不知道是啥
发表于 2017-1-17 10:36:23 | 显示全部楼层
本帖最后由 vigorkylin 于 2017-1-17 10:43 编辑

这种PDF不知道怎么扫描出来的,扫成一张纸,一行字一行字的扫丢了,严重影响阅读

补充:严重怀疑每页纸只扫了半张
未命名.PNG
32页就扫了几行,下面全没了就33页了
发表于 2017-1-17 12:28:20 | 显示全部楼层
fgjfjhkfgjlhgkjgh
 楼主| 发表于 2017-1-18 11:00:59 | 显示全部楼层
回复 6# vigorkylin 这个真不好意思,我以为扫的的时候我把每一张都贴符实了,
 楼主| 发表于 2017-1-18 11:03:57 | 显示全部楼层
回复 6# vigorkylin
为表补偿,你看这里边有哪个你需要,我给你发邮箱
1484708589(1).jpg
发表于 2017-1-18 13:01:57 | 显示全部楼层
回复 9# xiaohanhaowei


   
    systemverilog里面有关于UVM的书籍吗?有的话分享给大家呗,不方便分享就发我邮箱吧,如果有的话你私信我一下我把邮箱给你。

    谢谢!
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