EETOP TI社区
EETOP 赛灵思社区
TI 信号链
IC设计制造 FPGA论坛 FPGA资料 模拟IC设计 模拟IC资料 测试及验证 TI资料分享 MATLAB论坛 MATLAB资料 电源设计 电源资料
汽车电子 医疗电子 ARM论坛 ARM资料 MCU论坛 MCU资料 电路设计 电路资料 射频论坛 射频资料 LabVIEW
返回列表 发帖

[求助] DFT 如何处理 SRAM 的modeling问题--输出端的DRC问题

[求助] DFT 如何处理 SRAM 的modeling问题--输出端的DRC问题

如题,我在设计中用了两个SRAM,SRAM用MBIST工具做了Bypass电路,然后加到DFT工具中做DFT,可是软件却在SRAM的Q输出端口报告有DRC的违反:mimo_inst/word1568_sram_c_inst/sadslsck41p1568x32m8b1w0c0p0d0t0_bist_sadslsck41p1568x32m8b1w0c0p0d0t0_block_instance_0/sadslsck41p1568x32m8b1w0c0p0d0t0_instance_0 (Cell mimo_inst/word1568_sram_c_inst/sadslsck41p1568x32m8b1w0c0p0d0t0_bist_sadslsck41p1568x32m8b1w0c0p0d0t0_block_instance_0/sadslsck41p1568x32m8b1w0c0p0d0t0_instance_0 (sadslsck41p1568x32m8b1w0c0p0d0t0) is unknown (black box) because functionality for output pin Q[0] is bad or incomplete.)
DFT-1.png
2017-1-11 22:02


我打开电路看了一下,发现电路中的确是有bypass电路的,下图中MUX的一端接到SRAM的输出端Q端,另一端接到Bypass电路中寄存器的输出上。
DFT-2.png
2017-1-11 22:05

整个电路的原理图相当于下面的情况,我设计中的Q[0]相当于图中画圈的地方:
DFT-3.png
2017-1-11 22:09



SRAM的这些输出端口在DFT中应该是无法控制和观测的,因此降低了测试覆盖率,整个设计的tc只有50%左右。这些问题可以解决吗?还是说DFT中是无法解决这些问题的呢?

请各位大牛帮忙看下,多谢了

先自顶一下,望各位大神指教

TOP

set_case_analysis test_mode 1,将控制bypass的信号端口设定为常数。另外在ATPG中也是需要将sram设定为black box.所以这个violation可以忽略。但那个case必须设定

TOP

回复 3# 风信子yiyi


   好的,非常感谢我试试看

TOP

返回列表

站长推荐 关闭


TI Signal chain推荐

欢迎访问 TI Signal chain


查看