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[求助] DDR3 AXI 接口上 last 信号出错

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发表于 2016-11-29 19:05:05 | 显示全部楼层 |阅读模式

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请教各位大神。

我现在通过 AXI 读取 DDR3 时,看到了 rlast 信号好像不正常。如下图所示:

DDR3 AXI read

DDR3 AXI read


1、最左边(黄色 marker)我发出两个靠得很近的 arvalid (间隔一个cycle而已),arid 都为 c,arlen 都为 f,都采用 incr 类型的 burst 。
2、黄色 marker 与 白色 marker 中间,已经读取出 data 。rid 为 c ,数据个数刚好 16个,与 arlen 一致。
3、白色 marker 时刻,我又发出 read 请求,arvalid 拉高,arid = 0,arlen = 7,incr burst。
4、在红色时的 marker 附近时,我看到了一些不是很正常的现象。也导致了我的系统出错了。
     a,rvalid 输出数据,但 rvalid 到 rlast 拉高时,共有 16+6=22个数据
     b,rid 在 rvalid 在输出 14 个数据之后,由 c 变为 0
     c,rvalid 与 rready  都为高的电平,共有 16+8=24 个数据

我是不是哪里弄错了?还是我的 ddr3 controler 本来就有一些限制的 timing 而我不知道?求大神指点迷津。
发表于 2016-12-5 16:28:49 | 显示全部楼层
根据AXI协议,不同ID的读操作,读数据可以乱序返回。
从波形上看,仅仅是读数据乱序返回而已,没有违反协议,DDR控制器的行为是允许的。
 楼主| 发表于 2016-12-6 15:06:03 | 显示全部楼层
回复 2# zzbook


    谢谢你的回答。确实只是乱序而已,还是符合AXI协议的。前几天我就已经解决了问题,但还是要谢谢你~
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