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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › systemverilog 支持二维动态数组么
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查看: 1943|回复: 1

[求助] systemverilog 支持二维动态数组么

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denifee
发表于 2016-10-28 10:51:11 | 显示全部楼层 |阅读模式

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有人试过SV是否支持二维动态数组么？ 比如这样： byte    a[][];
bit[7:0]  b;
b = 4;
a = new[b][b];
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离场悲剧
发表于 2016-10-28 12:39:04 | 显示全部楼层
虽然没用过，但是看LRM好像是支持的
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