求助一个verilog语法问题

z312379500 · 发表于 2016-10-27 23:02:55

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

向大家求教一个问题，我有一段代码是这样写的，我认为sdram_read_cmd为低的时候，rd_end_flag是不可能拉高的，但在signaltap中出现了拉高的情况，想请教大家这是什么问题，是不是这种写法不是我想象的那样，还是有其他东西我不知道的，求大神指教，该如何修改

yirujiwang · 发表于 2016-10-28 08:43:21

sdram_read_cmd信号波形是不是代码module里的sdram_read_cmd信号？rd_end_flag有没有可能在别处有赋值？

加油99 · 发表于 2016-10-28 09:48:27

rd_end_flag为高的条件是：(gpmc_ncs==1‘b0) && (sdram_read_cmd==1’b1) && (gpmc_a==10'd1023);
假设图中: 最上面是gpmc_ncs，最下面是sdram_read_cmd. 脉冲之前正好满足了这个条件，因为时钟赋值输出延迟了。所以signaltap图是正确的。