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查看: 2454|回复: 7

[讨论] 信号从一个register出来经过组合逻辑后又返回到同一个register,何解?

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发表于 2016-10-19 13:41:37 | 显示全部楼层 |阅读模式

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我在修timing的时候发现,有些timing path的startpoint和endpoint是同一个register,中间只是经过了一个组合逻辑cell。从后端角度看有的奇怪,请问前端写code有时会这样做吗,为什么?
发表于 2016-10-21 11:17:07 | 显示全部楼层
这种情况在前端设计会经常出现。自反馈。
发表于 2016-10-22 16:13:12 | 显示全部楼层
多了解下RTL code,这很正常
发表于 2016-10-22 17:30:09 | 显示全部楼层
计数器结构都是这样啦。最典型的就是二分频电路咯,DFF的Q输出经过invertor再接回D端。
发表于 2018-4-15 17:42:05 | 显示全部楼层
静态时序分析时,一条路径的startpoint有两种:
(1)这个instance的input port;
(2)每个register的时钟端;
endpoint有两种:
(1)这个instance的output port;
(2)每个register的数据端;
你说的无非就是一个register的时钟端到自己的数据端构成的路径。
发表于 2018-5-3 12:19:34 | 显示全部楼层
这种结构很常用啊  反馈
发表于 2018-6-26 13:00:12 | 显示全部楼层
这个相当于Start Point和End point 的clk相位差为0,分析方法跟两个寄存器之间是一样的,只不过两个寄存器的CK 点存在Skew的。
发表于 2018-7-15 17:05:12 | 显示全部楼层
这个很常见,timer就是典型的例子
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