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[求助] 奇怪的芯片问题

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发表于 2016-10-11 15:43:42 | 显示全部楼层 |阅读模式

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本帖最后由 silverpuma 于 2016-10-17 11:23 编辑

不知道大家有没有遇到过这样的问题:
芯片晶圆测试的时候,良率不错,FUSE之后的基准、偏置电流、时钟等等都在设计范围之内。但是用示波器观察的时候,发现基准电压上面都叠加了一个非常不规则的高频噪声,同时时钟非常不稳定,波形和抖频的时钟波形一样(设计是没有抖频的)。


把CP测试OK的晶圆封装成成品后,FT测试时控制时钟的波动范围在-/+1KHz内,良率瞬间降到10%。

现在找不到原因,郁闷死了。
11111.jpg

内部5V电源产生电路
FB_TRAN.jpg


TRAN波形


AC波形
FB_AC.jpg
发表于 2016-10-11 17:12:57 | 显示全部楼层
你的基准,偏置电流,时钟都做了fuse trimming吗?  如果你不做fuse trimming,FT测试和CP测试有区别吗?

trimming一般情况下应该只有部分需要trimming。有一部分应该本来就可以的。
发表于 2016-10-11 17:15:17 | 显示全部楼层
而且一般都有个控制位,trimming是否有效,你可以寄存器或者什么控制的。

感觉像是你的trimming控制逻辑在时钟作用下乱来。
发表于 2016-10-11 17:30:57 | 显示全部楼层
测试模式最好不要让power管switching,噪声很大的。
发表于 2016-10-11 18:15:39 | 显示全部楼层
估计不是电路内部的问题。示波器观察时,你的探头阻抗是不是匹配?接地是不是良好?如果可以,给个你们测试的原理图和照片,以及测试条件的描述。示波器的应用不比电路设计简单多少,真的。
封装后,由于存在封装应力问题,会有一定的参数漂移。良率下降这么多,无非两个原因:你们的时钟robust不够,你们找的封装厂太烂了。
发表于 2016-10-11 21:02:11 | 显示全部楼层
祝你好夢!
发表于 2016-10-12 09:24:54 | 显示全部楼层
CP时候拉多大电流测,实际又是拉多大电流测,可能正常工作的时候开关动作已经严重干扰了电路工作
发表于 2016-10-12 09:47:34 | 显示全部楼层
看看先
发表于 2016-10-12 10:10:06 | 显示全部楼层
layout的时候有充分考虑噪声影响吗,例如VINA VINP,VSS,VSSP分开bond,
这是3A的buck吧?集成大电流功率管对衬底引入噪声不奇怪的
 楼主| 发表于 2016-10-12 10:42:41 | 显示全部楼层
回复 5# hszgl

    其实如果不看波形的话,CP测试和FT测试良率都不错。如果看瞬态波形的话,瞬间崩溃。    这个芯片用在反激变换器上面,如果频率这个样子的话,相当于很大的抖频,用在没有浸油的变压器上面,就有嗡嗡的响声。
    其他参数都OK。悲剧。
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