SAR ADC噪声计算

斩空无语 · 发表于 2016-9-7 11:10:01

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通常在考虑使用电容DAC阵列结构的SAR ADC噪声的时候，是不是只关注采样的KT/C噪声和比较器噪声。根据SAR ADC的工作过程，整个ADC的量化过程可以分成采样和比较阶段，采样的时候
会引入采样噪声就是KT/C_tot，C_tot是总电容。在比较阶段因为DAC阵列的开关操作也会
引入噪声，比较器同样在比较阶段也引入噪声。那么在总的噪声应该包括三个部分，第一个是
采样的KTC噪声，第二个是比较阶段DAC阵列引入的KTC噪声，第三个是比较器的噪声。不知道
应不应该这样考虑。如果这样考虑的话，那么DAC引入的噪声如何计算呢。

小菜鸟ic · 发表于 2016-9-7 17:08:19

各个模块都可以FFT噪声的仿真？

斩空无语 · 发表于 2016-9-7 18:13:26

你说的是电路级仿真还是芯片级仿真

countersr · 发表于 2016-9-8 12:50:53

JSSC上最近几年有篇纯SAR的ADC有讲，转换阶段的开关噪声，题目忘了

billlin · 发表于 2016-9-8 14:50:10

一般都只會考慮KT/C Noise,
得到Minimum Capacitor area,
您可以模擬看看,
比較器的Noise << KT/C Noise?

斩空无语 · 发表于 2016-9-9 08:09:46

回复 5# billlin

谢谢回复，最小电容面积不是根据INL和DNL计算出来的么，用.noise仿了一下比较噪声大约0.1mV，采样KTC噪声大约0.045mV。

斩空无语 · 发表于 2016-9-9 08:10:24

回复 4# countersr

谢谢，我找找看

billlin · 发表于 2016-9-9 09:14:29

最小电容面由兩個條件決定:
(1)Capacitor Matching即INL<1LSB and DNL<0.5LSB and 99.7% Yield Rate
(2) KTC -->決定ADC SNR.
哪一個條件算出的電容大,就要選那一個.

斩空无语 · 发表于 2016-9-10 08:43:21

回复 8# billlin

谢谢，请问yield rate怎么是计算的

billlin · 发表于 2016-9-10 09:08:31

A 53-nW 9.1-ENOB 1-kSPS SAR ADC in 0.13um CMOS for Medical Implant Devices

參考這篇:

A 53-nW 9.1-ENOB 1-kSPS SAR ADC in 0.13um CMOS for Medical Implant Devices.pdf (982.08 KB, 下载次数: 1404 )

[讨论] SAR ADC噪声计算

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