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查看: 2742|回复: 6

[求助] 流水线ADC采样频率降低再提高性能变好是什么意思?

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发表于 2016-8-12 16:47:21 | 显示全部楼层 |阅读模式

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各位大牛,我现在在测试一个16位100MSPS的流水线ADC,测试情况如下:采样时钟给100MSPS,性能很差,基本上功能都不对;将采样频率降为3MSPS,ADC性能变好,然后不断电,直接将时钟升到100M,ADC性能变得很好,SNR=74dB…电路分析了将近一个月了,还没找到原因,求各位大神给提供点思路吧
发表于 2016-8-12 17:02:15 | 显示全部楼层
会不会是后面的那个进位电路逻辑直接上电状态不对,比如DFF是否是标准的?
发表于 2016-8-13 16:43:46 | 显示全部楼层
回复 1# pinkzs88


   谁设计的adc?数字校正后台还是factory?
发表于 2016-8-13 16:43:46 | 显示全部楼层
回复 1# pinkzs88


   谁设计的adc?数字校正后台还是factory?
 楼主| 发表于 2016-8-14 23:29:20 | 显示全部楼层
回复 4# adcer factory
 楼主| 发表于 2016-8-14 23:31:06 | 显示全部楼层
回复 2# bright_pan
麻烦能说具体点吗?DFF就是很普通的结构,开始也怀疑过这个地方,但是感觉可能性不大
发表于 2016-8-30 09:14:57 | 显示全部楼层
认为同电路的时序逻辑相关
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