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楼主: 杰克淡定

[原创] Verilog基本电路设计之三(异步FIFO)

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发表于 2016-9-12 10:53:56 | 显示全部楼层
回复 40# 杰克淡定
哦哦 明白了,楼主还有一个问题,有没有这种情况,读写两边频率相差比较大,那么快时钟域在采慢时钟的时候可能会漏掉部分地址,假如漏掉的地址正好是满(或空)地址,这是会不会出现漏判?
发表于 2016-9-15 23:34:30 | 显示全部楼层
学习中!!!
 楼主| 发表于 2016-9-18 09:04:02 | 显示全部楼层
回复 41# komatsu001


   只有超前判出空或者满的可能,不会漏判,原因跟上面一样。
发表于 2016-9-18 10:32:20 | 显示全部楼层
谢谢楼主分享经验,祝楼主健康幸福!!
发表于 2016-9-20 20:52:56 | 显示全部楼层
受益匪浅,谢谢
发表于 2016-9-20 23:46:54 | 显示全部楼层
表示看不懂,还是要多学学啊!
发表于 2016-9-24 20:16:58 | 显示全部楼层
多谢楼在分享~~~期待更多的精品
发表于 2016-9-27 21:23:16 | 显示全部楼层


我觉得可以这样:
Gray    addr  
000      0
---------------
001      1
011      2
010      3
-----    ----
110      4
111      5
101      6
----------------
100      7

选择中间六个gray,读写地址为gray码对应的二进制-1
发表于 2016-11-1 15:48:28 | 显示全部楼层
回复 1# 杰克淡定

学习了。。。
发表于 2016-11-25 20:06:54 | 显示全部楼层
看帖子很有启发,大神讨论真是面面俱到
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