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[求助] synplify 综合dw fifo报错

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发表于 2016-6-15 17:20:00 | 显示全部楼层 |阅读模式
100资产
[求助] synplify 综合dw fifo报错Design, failed, Error, 如何

Hi,各位大牛我用synplify_premier_dp(2015.03 SP1)综合designware的fifo ip;

采用的方式是:
设置implementation options -> Design Compiler Installation Location(设置DC的安装地址)

但是,综合的时候,发现报error
@I::/eda/synopsys/DC/2012.06-SP5/dw/FPGA_ip/dw_foundation/dw_verilog.v
@E: Error in encrypted block
@E: Verilog compiler failed

请教各位大牛,应该如何解决啊?

 楼主| 发表于 2016-6-15 17:20:39 | 显示全部楼层
自己先顶一个
发表于 2016-6-16 13:50:27 | 显示全部楼层
license问题?
发表于 2021-7-19 11:40:52 | 显示全部楼层
兄弟,问题怎么解决的?我也遇到类似问题了
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