关于BUFGMUX两个输入CLK时钟约束时选择哪一个的问题？

wdpanjing · 发表于 2016-5-20 12:49:48

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如图所示，两个不同频率的CLK通过BUFGMUX输入给Module2，要求module1和module2同步，module3也和module2同步，在FPGA综合环境下时钟约束如何下？
以我目前的综合结果来看，STA的报告中并没有Module1到module2直接的Violation，但是功能上明显是不对的，也能确认是Timing问题。
请教大神们！！！！

wdpanjing · 发表于 2016-11-17 09:08:46

自己顶一下！！！

jzyfff · 发表于 2020-7-23 22:35:37

顶顶顶，为什么这么久没人回答啊

jzyfff · 发表于 2020-7-23 22:37:44

顶上首页有人能回答吗？

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