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[求助] 一个小小白遇到的vhdl问题求助

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发表于 2016-5-12 15:43:12 | 显示全部楼层 |阅读模式

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我是一只小小小小白,目前还飞不高。最近学习中碰到的几个问题:

问题1

vhdlifrising_edge(clk) 他后边不能跟else




中间的




我的理解是这个对应着锁存器,时钟沿操作,非时钟沿保持,非时钟沿的话乱操作这样的电路结构很难实现,求大神解释


问题2

Process里边的多个if是并行执行的还是从上到下顺序执行的?

如果是并行执行的,是不是说一个process里只有一个顺序块,多个顺序块就得多个process

如果是顺序执行的,是不是说相当于状态机?

貌似目前我写的都是嵌套的if语句。。。。。



求助


问题3

Vhdlmodelsim查看波形的时候,某些内部的信号量很难观察,我前段时间百度了下是说modelsim有个叫做signal spy的工具,具体参照以下截图的百度文库第8页和第九页http://wenku.baidu.com/view/d1c3165e9b6648d7c1c74648.html



我是一只小小小小白,目前还飞不高。最近学习中碰到的几个问题:问题1vhdlifrising_edge(clk) 他后边不能跟else


中间的



相当于一句完整的复杂的句子嵌入到
之中。我的理解是这个对应着锁存器,时钟沿操作,非时钟沿保持,非时钟沿的话乱操作这样的电路结构很难实现,求大神解释
问题2Process里边的多个if是并行执行的还是从上到下顺序执行的?如果是并行执行的,是不是说一个process里只有一个顺序块,多个顺序块就得多个process如果是顺序执行的,是不是说相当于状态机?貌似目前我写的都是嵌套的if语句。。。。。

求助
问题3Vhdlmodelsim查看波形的时候,某些内部的信号量很难观察,我前段时间百度了下是说modelsim有个叫做signal spy的工具,具体参照以下截图的百度文库第8页和第九页http://wenku.baidu.com/view/d1c3165e9b6648d7c1c74648.html


然而我没有搞懂。求助另外最近误操作发现modelsimdataflow可以看到器件的输入输出管脚,可以显示出内部信号,哪位大大可以讲讲dataflow,膜拜


From 小马过河

vhdl学习问题求助.doc

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