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查看: 2951|回复: 8

[求助] DC中怎么设置下降沿触发 输入延迟问题

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发表于 2016-5-6 19:41:06 | 显示全部楼层 |阅读模式

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本帖最后由 斩空无语 于 2016-5-6 19:53 编辑

捕获.PNG QQ图片20160506200103.png adc_time_clk_aid_en 是时钟下降沿触发输出的信号,因此它的输入延迟是从clock 的下降沿开始计算的。这样 该信号的输入延迟就多算了半个周期,结果就违例了。请问各位该怎么设置该信号的 输入延迟呢。该信号是内部信号,不是端口。急,急,急,多谢各位!!!
发表于 2016-5-7 15:12:58 | 显示全部楼层
adc_time_clk是输出给其他模块用的信号吗,在接收端的模块这个信号是被clock的上沿抓还是下沿抓?它的output delay设置为19.2是否太大了?
如果你这个结果只是自己模块综合的话,放在整chip里面时不一定有violation了,就看19.2的output delay是否够用。
发表于 2016-5-7 15:28:35 | 显示全部楼层
又仔细看了一下,你的adc_time_clk实际上是一个门控时钟,是clock用下降沿抓了门控使能信号后,再与上clock得到的。adc_time_clk其实就是和clock有相同属性的时钟信号,你对它又在clock域下约束output delay是不合理的
 楼主| 发表于 2016-5-7 15:45:30 | 显示全部楼层
回复 3# 杰克淡定


      谢谢回复,是这个样子的,那么对adc_time_clk不做输出延迟约束么? 具体怎设置,求教。
发表于 2016-5-7 15:56:35 | 显示全部楼层
回复 4# 斩空无语

这个需要根据你的具体设计需求来,如果生成的adc_time_clk与前面的clock不再有关系,可以重新定义它为一个时钟,如果它跟前面clock属性一样,你都不需要对它做约束了,放在整chip里面时它就是内部时钟信号而已。
 楼主| 发表于 2016-5-7 15:59:07 | 显示全部楼层
回复 5# 杰克淡定


   adc_time_clk是数字的输出端口,去驱动ADC。我第一次做综合,请指教。
发表于 2016-5-7 16:16:51 | 显示全部楼层
带上ADC的hard block一起综合啊,ADC的lib里面提供adc_time_clk以及数据信号的时序信息。一起综合时就属于内部信号,自然就会检查时序了。这个就类似于SRAM控制器,你调用的sram在综合时是以lib提供的,它里面涵盖了sram的clk以及data的时序信息。你一定要说单独综合SRAM控制器而刨去内面的sram这个hardblock,那你觉得给sram的clock以及data等接口信号该怎么约束?跟你这个ADC接口信号道理是一样的
 楼主| 发表于 2016-5-7 16:34:54 | 显示全部楼层
回复 7# 杰克淡定


   时序模块是单独一个模块,ADC是我自己做模拟电路。adc_time_clk是我时序模块的一个端口。
发表于 2021-12-23 16:53:40 | 显示全部楼层
请问一下这个问题解决了吗,遇到了类似的问题
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