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查看: 5367|回复: 8

[求助] Verilog testbench中将一个initial begin end块写到一个独立的.v文件时的问题

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发表于 2016-4-26 15:46:04 | 显示全部楼层 |阅读模式

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大家好!在别人的代码(确认运行无误)看到top模块中的一个initial begin…end块单独放到了另一个.v文件中,然后在这个top文件中把该.v文件中include进去了。由于我的需求,也想把代码写成这种格式,如下:
但是,我的模块运行时报错:
sim.v(1): near "initial": syntax error, unexpected initial, expecting class
请问会是哪儿出错了呢?还望大神们指点一二。
发表于 2016-4-26 17:18:20 | 显示全部楼层
回复 1# xcxfly


   请把include放到module里面,不要放在第一行。
 楼主| 发表于 2016-4-26 17:31:20 | 显示全部楼层
回复 2# harry_hust

没有放到第一行,放在了需要放initial begin end的地方。对了,我用的是questasim10.1b,用modelsim试了一下也是这个问题。
发表于 2016-4-27 09:12:16 | 显示全部楼层
回复 3# xcxfly


   提示的是语法问题,你好好看看吧。
发表于 2016-4-27 09:49:15 | 显示全部楼层
你把initial的那段代码直接贴到top里,会报错吗
 楼主| 发表于 2016-4-27 19:53:10 | 显示全部楼层
回复 5# haimo


   不会报错,我是整体的代码验证无误后截取出来单独放的。   而且写到两个文件的这种做法ISE仿真器是能通过的,运行无误,和放在一起的效果一样。
   就是modelsim和questasim中这样的写法会报错。
 楼主| 发表于 2016-4-27 19:54:30 | 显示全部楼层
回复 5# haimo

这种写法ISE仿真器是能通过的,运行无误,和两段代码放同一个.v文件的效果一样。
就是modelsim和questasim中这样的写法会报错。
发表于 2022-3-22 09:46:15 | 显示全部楼层
实在忍不住,经常犯的一个错误,尤其是自动编译脚本。原因是被include的代码不要去编译,编译器编译主文件时会自动去编译被调用的文件。如果单独编译了被调用的文件,编译器会认为是system verilog的类文件。
发表于 2022-3-22 12:28:23 | 显示全部楼层
1. include要放在module外;
2. 这个.v文件不要放在编译的filelist中,如果放进filelist,工具就会当成一个module去编译,这样就当然出错了。
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