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楼主: PERRY_C

[求助] PLL噪声合成

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 楼主| 发表于 2016-4-30 09:17:52 | 显示全部楼层
回复 19# 1261015620


   pfd+cp用输出噪声,VCO ,DIV用相位噪声,我出来的曲线是对的,带内跟随低通,带外跟随VCO。
发表于 2016-5-17 19:55:32 | 显示全部楼层
回复 21# PERRY_C


   楼主你好,请问是否方便上传一张MATLAB最后拟合的总输出相位噪声和各模块的相位噪声的曲线呢?
发表于 2016-5-20 21:11:45 | 显示全部楼层
thanks
发表于 2016-5-21 14:59:38 | 显示全部楼层
只想说你的vco相噪好低!
发表于 2016-5-21 20:23:31 | 显示全部楼层
建议: 先把vco的开环free-running相位噪声转换为闭环PLL输出噪声看看结果是不是正确?
 楼主| 发表于 2016-5-31 18:46:36 | 显示全部楼层
回复 22# 1261015620


    fig4_36.png
    不好意思,许久没上论坛了。。这是我合成的
发表于 2016-6-1 12:38:43 | 显示全部楼层
回复 26# PERRY_C


   首先谢谢你!不过我有个问题,你的这个看起来也是divider的噪声决定了低频偏处的输出相噪,跟我的情况是一样的,这种情况正常吗?
还有输出相噪感觉好高啊,是你的应用不需要很低的相位噪声吗?我的pll目前拟合出来1K处约-80dBc/Hz,1M处约-120dBc/Hz。
 楼主| 发表于 2016-6-1 15:59:58 | 显示全部楼层
回复 27# 1261015620


   我的divider是512分频,所以应该是低频模块中影响比较大的。请问你的pll是基于什么应用呢?还有你的频率指标是多少?
发表于 2016-6-1 16:57:51 | 显示全部楼层
回复 28# PERRY_C


   我在做的是用于导航接收机的,输出频率在1.5G,分频比有800多,环路带宽约80k。因为应用的要求,相位噪声必须特别低,现在我们还没有达到目标相噪。
发表于 2016-6-1 19:36:00 | 显示全部楼层
回复 2# hughhuang
我以前是将PFD/CP/LPF一起仿的,这是因为PFD/CP电流噪声经LPF积分后得到是电压噪声,而VCO、环路DIV单独仿相位噪声。然后将参考频率噪声、DIV/CP/LPF电压噪声、VCO相位噪声、DIV相位噪声一起拟合。你会发现在环路带宽内总的噪声曲线与PFD/CP/LPF电压噪声相当,而环路带宽外是和VCO相位噪声曲线重合。这也验证了PLL环路噪声的主要来源是VCO相位噪声,至于代码你可以在eetop上面找找,我就是参考的这上面拟合出来的,希望对你有帮助!!!
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