在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 15726|回复: 88

[资料] Digital Integrated Circuit Design Using Verilog and SystemVerilog高清文字版1信元

[复制链接]
发表于 2016-4-23 01:55:04 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 megaic 于 2016-4-23 09:20 编辑


  • Introduction
  • Bottom-up design
  • Behavioral coding: Blocks, variables and operators
  • Behavioral coding: Parameters, defined and enumerated types
  • Behavioral coding: Loops, branching, arrays and other high-level constructs
  • Behavioral coding: Subroutines
  • Synchronization
  • Simulation, timing and race conditions
  • Architectural choices
  • Design for testability
  • Library modeling
  • Design examples

eetop.cn_Digital Integrated Circuit Design Using Verilog and SystemVerilog_2015.part1.rar

13.35 MB, 下载次数: 780 , 下载积分: 资产 -5 信元, 下载支出 5 信元

eetop.cn_Digital Integrated Circuit Design Using Verilog and SystemVerilog_2015.part2.rar

13.35 MB, 下载次数: 734 , 下载积分: 资产 -5 信元, 下载支出 5 信元

eetop.cn_Digital Integrated Circuit Design Using Verilog and SystemVerilog_2015.part3.rar

13.35 MB, 下载次数: 775 , 下载积分: 资产 -5 信元, 下载支出 5 信元

eetop.cn_Digital Integrated Circuit Design Using Verilog and SystemVerilog_2015.part4.rar

8.06 MB, 下载次数: 686 , 下载积分: 资产 -4 信元, 下载支出 4 信元

发表于 2016-4-23 14:29:04 | 显示全部楼层
thanks megaic
发表于 2016-4-23 15:19:22 | 显示全部楼层
谢谢分享
发表于 2016-4-23 15:20:30 | 显示全部楼层
谢谢分享
发表于 2016-4-23 15:21:35 | 显示全部楼层
谢谢分享
发表于 2016-4-23 19:50:19 | 显示全部楼层
kankann
发表于 2016-4-23 23:51:07 | 显示全部楼层
zdxfvsdf
发表于 2016-4-23 23:57:34 | 显示全部楼层
gfhnnxc
发表于 2016-4-24 15:13:05 | 显示全部楼层
谢谢分享
发表于 2016-4-25 15:55:33 | 显示全部楼层
feichhan ganxie fenxiang
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-25 20:50 , Processed in 0.032377 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表