CPU cache memory---SRAM

lei6042 · 发表于 2016-4-1 15:02:21

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cpu cache的 SRAM是如何做到高速的，是普通结构的高速SRAM么？
还是有特殊的架构或者读写策略？
小白一个，不仅限于以上问题，请高手指点！

andyfan · 发表于 2016-4-1 21:58:26

两者都有吧。我看过一个cpu的缓存，思路还是挺简单的，损失面积，一条local bitline上就挂4个cell，这样读出的时候也没有常见的sa，就直接latch就连出来了。

sa哪看的也许不是很准，因为不是直接看的电路，是看到了版图。但是bl上挂少的cell，这个肯定是常规做法。

lei6042 · 发表于 2016-4-6 10:15:32

回复 2# andyfan

你看到的latch应该就是latch结构的SA。不过每根bl挂4个cell，还蛮奢侈的。
请问多大容量的SRAM，跑多快的速度。方便私信你们，想多请教。

ayamitek · 发表于 2016-9-5 23:52:35

回复 1# lei6042

thanks for sharing

你大爷的春天 · 发表于 2016-10-27 10:39:25

不同的cache通过不同的替换策略和内部结构的改变来提高命中率和吞吐量。挺复杂的

richard2k · 发表于 2016-11-1 14:40:29

Power架构的L1 Cache每个instance的density一般只做4KB, 即32Kbit. 容量很小的。一根BL上挂的Cell很少。SA也是很简单的做法。总之逻辑级数非常的少（整个读写逻辑链也就10几级，如果每级的逻辑延时15ps的话，最多200ps多一点就可以读写操作了。）
但上层可以用多个instance组成Icache, Dcache. 这就要靠上层时序规划了。

lei6042 · 发表于 2017-3-22 15:11:13

回复 6# richard2k

好的，谢谢答复。

落叶随风1895 · 发表于 2017-4-9 12:25:36

thanks for sharing

kdb1993227 · 发表于 2017-10-29 13:29:22

受教了，谢谢

chenm001 · 发表于 2017-11-13 12:11:47

受教了，看样子想速度快还是要降低每个SRAM的容量，靠上层的地址译码和架构设计来换取速度

CPU cache memory---SRAM

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