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[求助] 菜鸟请问:关于时钟sdc约束的问题

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发表于 2016-3-30 14:47:18 | 显示全部楼层 |阅读模式

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clock.jpg
请问例如上图的系统时钟,我应该用什么sdc命令约束时钟,
create_clock 在时钟源(晶振)的输出引脚上吗?
clock mux怎么约束?set_case_analysis吗(关于这些有点模糊)
还有分频器怎么约束?

多谢各位前辈指教!!
发表于 2016-3-31 14:03:29 | 显示全部楼层
没看明白你说的是什么
 楼主| 发表于 2016-3-31 16:53:02 | 显示全部楼层
回复 2# xjxmax

就是比如图中的时钟模块,我们一般怎么约束啊
发表于 2016-4-2 14:42:10 | 显示全部楼层
时钟源create clock,分频器输出create generated clock,clock mux可以不用约束,这样clk1,clk2都能穿过mux;
发表于 2016-4-3 12:55:45 | 显示全部楼层
回复 1# eda—wdy


    还是附带楼主的图来进行说明:
1603301447a1c7710ada416654.jpg

首先,将两个时钟源 分别使用create_clock 的方式进行周期约束,然后就是进行sys_clk的 约束,一般来讲可以是set_Case_analysis 0 [get_pins sel]  这样的话,就告诉综合布局布线工具,同一时刻只允许一个时钟源通过,否则工具默认的是同一时刻,这两个时钟都和sys_clk有关系,这个约束更有点特殊例外约束的意思,经过实践验证也可以正常工作,不过一般建议使用:

set_clock_groups -physically_exclusive方式,进行物理独立,因此楼主的约束又可以这样:

create_clock -name clk_mode0 -period 5 [get_ports clk1]
create_clock -name clk_mode1 -period 4 -add [get ports clk2]

set_clock_groups -physically_exclusive \
-group [get_clocks -include_generated_clock clk_mode0] \
-group [get_clocks -include_generated_clock clk_mode1]

当然上面的时钟周期是我随便定义的,可根据实际情况修改
 楼主| 发表于 2016-4-5 10:33:02 | 显示全部楼层
回复 5# silencefpga


   太感谢了
发表于 2016-4-5 17:59:34 | 显示全部楼层
回复 5# silencefpga


   物理独立表示两个时钟不会同时存在,最好用于一个引脚上可能输入几种不同的时钟频率。
   逻辑独立表示两个时钟可以同时存在,但最终只有一个时钟有效,一般用于MUX的输出时钟。

   如果不进行Delta delay等分析,两种貌似都可以,但是如果考虑了delta delay,LZ上面的最好是用逻辑独立。
发表于 2016-4-5 21:23:50 | 显示全部楼层
嗯,感觉七楼分析的有理
发表于 2016-4-5 22:46:46 | 显示全部楼层
回复 7# 老阮


    恩呢,分析的很透彻
 楼主| 发表于 2016-4-8 20:39:53 | 显示全部楼层
回复 7# 老阮


   那那个分频器产生后的三个时钟间也要设置成clock group吧还是设置成false path??
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