modelsim仿真经验分享

daneast

1.在testbench中initial语句对reg信号赋值发现同沿时钟（posedge）采样到的是变化沿后的值而非沿前的值，如下图，导致误判此时采的data有效；

datavalid和data信号

规避方法，valid比data晚一些（one cycle以内）打入。
2.always@（posedge xx），xx须为wire型，reg型在modelsim中可以仿真通过但综合不出来。


这是最近发现的两个little experience tips，各位还有哪些好的经验分享起来。

guozhangbin

好东西，