LDO 设计讨论

limaoze39520 · 发表于 2016-1-6 15:19:08

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我是新手，正在设计一款LDO。设计要求如下：Vin 0~5V
Vout=3.3v (希望Vout在输入电压Vin小于3.3V时能够跟随Vin变化)
Iload max=100mA
Cout(希望在一个比较宽的范围里，0.2u~5u) Resr很小可忽略不计
dropout voltage=200mV
PSR 在全负载电流范围，-60dB@100kHz -40dB@1M
line regulation +/-40mV@100mA
LoadRegulation +/-50mV@0mA--->100mA
输出精度+/-5%

我已经做了一款，感觉面积有些大，psr有些勉强，输出电容最小值未达到目标。

请有经验的大神给评评，这个要求算啥难度呢？感觉市面上这根本不算啥呀，可是找文章做设计的时候却很难找到适合的。

我看过了很多文章，感觉可用的太少了。可能是我对一些文章的理解不到位吧，还请大侠们分享下可靠的设计文章。

Kevin_Yang · 发表于 2016-1-6 17:43:18

很不错，这个LDO的PSR有些挑战，其他的还好

limaoze39520 · 发表于 2016-1-6 20:40:03

回复 2# Kevin_Yang

是的，我也觉得PSR很不好弄，对PSR的分析也不够确切。结合所有的条件感觉到，能用的方案太少了。不知确实是这样吗？

pingpang0705 · 发表于 2016-1-7 00:00:34

回复 3# limaoze39520 我也在做一个capless Ldo负载45ma,电池供电，输出3.3v，输出电容40p,也要求1M处-40dB，我只能做到100k -40dB，1M地方实在做不到,你是用哪种架构做的？

qiwentuo · 发表于 2016-1-7 10:24:03

输入低于3.3v，输出多少？大管用nmos的话PSR会好很多的

semico_ljj · 发表于 2016-1-7 12:51:13

PSRR不算很难

pingpang0705 · 发表于 2016-1-7 13:15:11

回复 6# semico_ljj
你好，你有什么能提高高频处PSRR的方法吗？我现在也在做一个Capless LDO ，输出3.5-4.2，输出3.3，输出电容40P，负载最大45mA，要求1K-1M范围内，PSRR在40dB以上。

mikeppq · 发表于 2016-1-7 15:53:48

回复 6# semico_ljj

在全负载电流范围

limaoze39520 · 发表于 2016-1-7 21:29:53

回复 4# pingpang0705

我的设计要求跟你的却别挺大的，我PSR也不是所有条件下都可以满足。EA是带本地共模电阻的AB-OTA，不要buffer,但在EA输出加二极管链接的sense pMOS和工作在线性去的MOS降低EA输出电阻（在保证一定增益的情况下），主极点放在LDO输出端，次极点在EA输出端，用VCCS零点补偿次极点。

limaoze39520 · 发表于 2016-1-7 21:32:41

回复 5# qiwentuo

200mV压差呀，NMOS不行吧。

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