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[求助] 锁相环所使用的LDO问题求教

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发表于 2015-12-10 09:59:39 | 显示全部楼层 |阅读模式

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我目前在设计一个数字锁相环,看一些资料说为了尽量减少电源噪声的影响,一般PFD和VCO都会加一个LDO。所以我需要设计一个LDO,请问大牛们有什么相关资料或者经验么?万谢!(注:因为LDO并没有发文章的想法,只是需要一个实用且设计并不复杂的LDO,所以一些特别新颖但并未被广泛认可的结构就算了。另外我们用的是65nm CMOS工艺)再次感谢前辈们来指教!
 楼主| 发表于 2015-12-10 20:40:34 | 显示全部楼层
做LDO的前辈们呢?有什么资料么?万谢!
发表于 2016-3-7 11:30:56 | 显示全部楼层
pll对ldo的要求比较高,尽量选用高电源抑制比、低噪声的ldo结构。
发表于 2018-10-2 16:22:28 | 显示全部楼层
高抑制比,,
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