verilog问题

秋刀鱼91

大家在写verilog的时候有没有遇到过这种问题，语句中我是这么写的，在en_din上升沿的时候把din赋给din_1，但是仿真出来，din_1却随din瞬时变化，我想知道什么情况下会发生这种情况？，，代码太多，不方便上传，谢谢了

ddxx

回复 1# 秋刀鱼91

你要确保信号变化的先后顺序，如果是同时变化，modelsim前仿是不考虑建立时间的。

fishkking

前仿，没有加延迟信息，输出信号变化是看不出延迟的

xyzraincold

你很多地方没理解清楚，首先触发器是根据系统时钟来工作的，系统时钟的上升沿检测到en_din的上升沿时，din_1被打一拍，你想实现的功能应该是这样的。首先你要用时钟支检测en_din上升沿，这个写法有很多种，可以用打拍实现，也可以用其它的办法。养成良好的编码习惯，VERILOG是硬件语言，不要用C的想法去理解，规范的写法：
parameter U_DLY =1
always@(posegde clk_sys or negedge rst)
begin
  if(rst_n ==1'b0)
  begin
    din_1_1dly <= 1'b0;
  end
  else
  begin
    din_1_1dly <= # U_DLY din_1;  //延时一拍
  end
end

always@(posegde clk_sys or negedge rst)
begin
  if(rst_n ==1'b0)
  begin
    din_1 <= 8'b0
  end
  else if(en_din1 == 1'b1 && en_din1_1dly == 1'b0) //检测上升沿
begin
  din_1 <= #U_DLY din;
  end
end

秋刀鱼91

回复 3# fishkking


    我没表达清楚，我的意思就是，原本我想实现一个always的时序逻辑，仿真的时候却仿成了组合逻辑

秋刀鱼91

回复 4# xyzraincold


    恩恩，明白了，太感谢了！

qianzhuangzhuan

我也遇到这个问题了。。。。

秋刀鱼91

回复 7# qianzhuangzhuan


    那你是怎么解决的呢？

orlye

出现透明寄存器，一般是因为阻塞、非阻塞赋值没用对。

秋刀鱼91

回复 9# orlye


    哦哦