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查看: 1558|回复: 4

[求助] 关于组合逻辑输出的约束问题

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发表于 2015-10-8 10:58:44 | 显示全部楼层 |阅读模式

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在做timing_constraints之后,我check_timing发现输出端口是未约束的,但是我确实是对其做的set_output_delay的设置
然后我检查代码,发现输出时在状态机的控制下通过组合逻辑输出的,代码如下:

always @ (posedge sysclk or negedge sysrst_b)
   if (!sysrst_b)
    state <= S_idle;
   else
    state <= next_state;


always @ (state)
   case (state)
       S_idle: data_out = 8'd0;
       S_1:    data_out = 8'd0;
       S_2:    data_out = {local_data[57:52], 1'b0, local_data[0]};
       S_3:    data_out = 8'd0;
       S_4:    data_out = {local_data[51:46], 1'b0, ~local_data[0]};
       S_5:    data_out = 8'd0;
       S_6:    data_out = {6'b000000, local_data[1], 1'b0};
   endcase


这样的话我该如何做约束呢,求大神指导
发表于 2015-10-8 11:32:55 | 显示全部楼层
可以到gate level再更新sdc,
 楼主| 发表于 2015-10-8 14:29:00 | 显示全部楼层
回复 2# icfbicfb


   版主大大好。你的意思是DC综合时时先不管这个warning,然后对DC输出的sdc文件进行修改么?不太明白,为什么可以这么做?又是怎么修改呢?
发表于 2015-10-8 15:28:00 | 显示全部楼层
对的,warning多呢, 你慢慢看吧
发表于 2015-10-8 15:28:06 | 显示全部楼层
对的,warning多呢, 你慢慢看吧
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