同步多时钟综合问题

南宫恨 · 发表于 2015-9-30 15:51:44

回复 5# eda—wdy

可以使用-edge选项，确定master clock和分频时钟边沿的关系，比如-edge[1,3,9]说明master_clk第一个沿（上升）对应分频时钟第一个上升沿，第三个（上升）对应分频时钟第一个下降沿，

eda—wdy · 发表于 2015-9-30 16:26:28

回复 11# 南宫恨

比如四分频占空比25% 不应该是-edges 【1 2 4】吗
返回Error: unknown command '1'这个错误

南宫恨 · 发表于 2015-9-30 17:04:42

回复 12# eda—wdy

上升下降沿都要计算的，4分频，4T，9个沿

eda—wdy · 发表于 2015-9-30 17:08:20

回复 13# 南宫恨

十分感谢！

高瞻forever · 发表于 2015-11-27 10:14:19

上述代码貌似不大规范，建议运用NC或则verdi进行查看语法是否存在error以及warnning，当然，最好使用nlint检查。

Andy126 · 发表于 2018-12-24 14:01:23

[解决] 同步多时钟综合问题