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查看: 1682|回复: 2

[求助] A=A|B逻辑定义

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发表于 2015-7-20 17:46:50 | 显示全部楼层 |阅读模式

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verilog代码,算组合逻辑还是时序逻辑呢?好像也有反馈结构always(*) begin
     A=A|B;
end
发表于 2015-9-7 09:50:23 | 显示全部楼层
带有“=”的都是组合逻辑
发表于 2015-9-21 17:56:11 | 显示全部楼层
这是组合逻辑,而且有loop环路,一旦A变为1就锁死了,确定要这么设计?
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