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[讨论] DC综合VHDL，例化的元件找不到cell

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zhq415758192

发表于 2015-5-7 15:10:48 | 显示全部楼层 |阅读模式

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本帖最后由 zhq415758192 于 2015-5-7 19:12 编辑

Vhdl中例化了一个单元库的cell： U1：entity BUFX1 port map （A=>sig1, Y=>sig2）;

analyze报错：Error： Name BUFX1 is unknown。

link_library和search_path都设置正确。
DC综合VHDL应该怎么例化元件？

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