SAR ADC中CDAC输出电压整体上移是什么原因啊

中英双字幕 · 发表于 2015-4-3 19:02:50

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中英双字幕 · 发表于 2015-4-3 19:18:04

这是整个CDAC+比较器的结构，比较Vin1的时候比较器的输入端电压是正确的，比较Vin2的时候，在reset阶段，理想状况是比较器输入端的两个开关闭合，比较器的两个输入端均为VCM,但实际上V+要比VCM高8mv，而V-比vcm低6mv。这是什么原因呢？有什么解决办法吗？

特权fpga · 发表于 2015-4-5 21:40:34

同学，你发错版块了吧，特权同学对模拟电路真的不在行，抱歉帮不上你了

ralphtwtw · 发表于 2017-12-7 14:08:08

SAR ADC中CDAC输出电压整体上移是什么原因啊

593391621 · 发表于 2020-9-26 10:45:08

应该不存在整体上移吧，不过你可以分模块排除误差，把比较器换成verilogA理想symbol排除比较器，或者把栅压自举开关换成理想symbol排除一下看是哪里有问题。

diyangguang · 发表于 2022-5-26 20:18:44

可能是数字编码的问题，二进制码和偏移二进制码

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