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[求助] 一个数字电路设计面试问题,大家来看看

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发表于 2015-3-13 17:59:41 | 显示全部楼层 |阅读模式

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前两天参加一个面试被问了一个问题,虽然答了但是并不确定。

一个模块有个支持10Gb/s的输入口,10Gb/s的输出口,模块内部使用DDR3作为缓冲。当输入为5Gb/s时,模块工作正常。但是当输入是9Gb/s或接近10Gb/s时输出出现错误。请问可能的原因是什么?

我一听心里有点没底,咱没碰到过类似问题啊。我就只好瞎猜看看了,我说也许是在9Gb/s~10Gb/s的数据率输入的时候,可能DDR3内存出现溢出,虽然模块输入可以最大支持10Gb/s的数据率,但是如果读操作由于某些原因没有一直被使能,使得数据传输的有效带宽被减少到少于9Gb/s,这时就会出现数据未被及时读取就被覆盖的情况。
所以根据实际情况,我会分析为什么数据带宽会被限制。其中一个可能的解决方案是增加DDR3的内存容量避免溢出。


大湿们帮我看看,我这个回答靠不靠谱?
发表于 2015-3-13 21:28:48 | 显示全部楼层
应该是ddr3读写效率的问题吧
发表于 2015-3-13 22:19:30 | 显示全部楼层
回复得不错,
我也回答下种可能,输入输出太快时,输入的上一块数据在DDR中缓存正在被读取出时,新数据又输入覆盖在没读取结束的块上。
可以使用乒乓操作,一块用于输入缓存,一块用于输出读取,
发表于 2015-3-14 11:55:10 | 显示全部楼层
带宽问题能通过容量解决吗?是不是回答错了
发表于 2015-3-14 17:32:21 | 显示全部楼层
读写仲裁器的带宽不支持双向9~10Gb/s呗。。。
发表于 2015-3-15 03:22:42 | 显示全部楼层
这是个面试不应该问的问题,你应该说如果你聘了我之后,我才能给你答案。不看图纸,怎么确定问题,可能的原因太多了。
发表于 2015-3-17 17:37:22 | 显示全部楼层
原因可能有很多,没有具体的电路及需求,比较难回答。
但我个人认为,不管怎么样,应该与FIFO的原理相关。
发表于 2015-3-18 11:08:34 | 显示全部楼层
有可能是内部设计的时序性能达不到10Gb的要求。
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