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[求助] 输出端口ESD实验后负压特性为断路,怎么破?

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发表于 2014-12-24 10:05:49 | 显示全部楼层 |阅读模式

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本帖最后由 tjcfxvip 于 2014-12-24 10:07 编辑

一般来说ESD实验失效的特性是漏电,分析也好分析一点,但是这次ESD实验后失效端口的特性为断路,如图,电压为端口和地之间的电压,红线为ESD实验之前的IV曲线,绿线为ESD实验之后的测试曲线。已经查过,不是键合丝的问题,暂时解刨芯片也没有看到哪儿有烧断(至少顶铝没有),请教一下:

可能是什么原因?

如果分析的话如何下手?
65.jpg
发表于 2014-12-26 21:30:21 | 显示全部楼层
open circuit,没得说头,肯定是断了,或者说阻抗变高了很多,有得玩啊
发表于 2014-12-27 10:21:08 | 显示全部楼层
电压为正的时候的电流,是芯片工作产生的?
电压为负的时候无电流,万用表测量到地的二极管读数是多少?无穷大?
有没有可能接触孔烧断了?
发表于 2015-3-11 17:19:24 | 显示全部楼层
对VDD正常, 的确说明bonding wire没断, 而是器件到地的通路断了, 最可能是VSS 金属断开了.
1. 看版图上VSS连线宽度, 通孔数目.
2. 逐层剥金属, 肯定能看到断点.
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