ERROR:HDLCompiler:410,跪求大神指点

fascinate_lyd98

如题，一个模块，调试ok后，后来将芯片改为Xilink S6系列后，在综合时，出现一个错误。
ERROR:hdlCompiler:410-<file>Line42：Expression has 9 elsments;expected 8.
由于我刚从事Xilink开发，对ISE还不是完全特别熟悉，对此错误尚不能完全了解。
代码简写：
Cut std_logic_vector(7 downto 0);输出
signal A:std_logic_vector(7 downto 0);
signal B:std_logic_vector(7 downto 0);
BEGIN
PROCESS
begin
     if rising_edge(clk) then
         C<=unsigned(A)+signed(B) ;
     end if;
end process;

我后续更换了几个系列的芯片后，发现有的综合能过，有的不能过。
应该和ISE版本关系不大。
还请大神指点，谢谢啊。

fascinate_lyd98

回复 1# fascinate_lyd98


    C为输出，显示错了。C  : OUT