【求教】c语言中的结构体在verilog中如何实现

niloaixeuy

最近在做一个c语言算法移植到FPGA上的项目，遇到一个问题，c语言上有一个全局的结构体，几乎每一个函数都会用到它里面的元素，请问碰到这种问题一般怎么处理啊？

目前我们是把这个结构体放在一个blkram里面，然后用了一个调度模块，可以让16个用户通过req和ack访问这个blkram，但是现在发现16个用户远远不够用。

本人是第一次做软到硬的算法移植，如果有人有c语言到verilog移植这方面的资料给我参考一下，将感激不尽！谢谢了。

xujin2002ji

那就做成寄存器，  多输出。

niloaixeuy

回复 2# xujin2002ji
谢谢你，我也有想过，但是结构体中元素太多了，有400多个。请问大神有c代码移植成rtl的方法的参考资料吗，我目前全都是凭自己想象的来处理的。遇到很多棘手的问题。如果有这方面的资料就好了。网上查也查不到什么。