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[求助] CTS为什么要限制clock latency ?

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发表于 2014-10-26 20:36:16 | 显示全部楼层 |阅读模式

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本帖最后由 shuanghx 于 2014-10-27 19:56 编辑

只要保证小的clock skew,大的clock latency 又有什么影响呢?
发表于 2014-10-26 21:53:37 | 显示全部楼层
时钟树分叉早而Latency又大的话,考虑OCV时skew不可能小
发表于 2014-10-26 22:20:21 | 显示全部楼层
 楼主| 发表于 2014-10-27 00:16:59 | 显示全部楼层
回复 3# herrzhou

求指教。
发表于 2014-10-27 10:09:43 | 显示全部楼层


回复  herrzhou

求指教。
shuanghx 发表于 2014-10-27 00:16




    我也不是很明白
发表于 2014-10-27 15:16:52 | 显示全部楼层
回复 3# herrzhou


   一句话  只要时序没问题   啥都OK
 楼主| 发表于 2014-10-27 21:50:21 | 显示全部楼层
本帖最后由 shuanghx 于 2014-10-27 21:51 编辑

回复 6# xylyc521

你说的也不无道理,但如果事先知道哪种方法更容易收敛,不是可以减少迭代吗。
发表于 2014-10-27 22:58:18 | 显示全部楼层
Latency 太大说明你要插入的buffer/inverter 的数目也就越多,这样的话势必会造成时钟数的面积和power会大一些,这是一方面,另一方面,时钟到达CP端口路径太长,会更加容易受到noise的影响,Jitter也会变大, 所以需要限制latency, 不光只能限制skew
发表于 2014-10-27 23:52:31 | 显示全部楼层
对时序没影响关系不大
发表于 2014-10-28 10:20:27 | 显示全部楼层
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