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查看: 3630|回复: 4

[求助] 关于system verilog中的function coverage report(VCS)

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发表于 2014-10-23 09:15:36 | 显示全部楼层 |阅读模式

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正在学习system verilog,主要看的是‘克里斯·斯皮尔‘编写的 《system verilog verification》,现在看的是它的翻译版。
看到第九章的时候,在自己的设计中加入了function coverage,使用VCS仿真工具进行仿真,虽然可以正确的给出function coverage的报告,但是发现给出的报告格式很不好看(有效信息其实差不多),跟书上的东西有一些不同,觉得书上的报告内容更加清晰明了。



之所以觉得书上的报告格式是肯定可以生成的,是因为一个客户给我的设计的function coverage report格式跟书上的是一样的。

不知道大家生成的报告格式是什么样子,如何才能得到书上格式的报告。
发表于 2015-8-6 17:27:12 | 显示全部楼层
哇 居然没有人回答
发表于 2015-10-27 17:20:10 | 显示全部楼层
我想请教一下您,在编译仿真和生成报告都分别用了什么命令?
发表于 2015-11-8 19:16:02 | 显示全部楼层
thnx!
发表于 2019-7-3 13:09:03 | 显示全部楼层
哪有翻译版
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