请教高手看到有的verilog代码里非阻塞复制都加入1个单位的惯性时延，这个作用是啥

wupenghhr · 发表于 2014-10-2 21:01:06

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请教高手看到有的verilog代码里非阻塞复制都加入1个单位的惯性时延，这个作用是啥？为了看波形方便体现出Tcq么，不加的话会出现前后仿不一致的情况么？PS:
always@(posedge clk)
a<= #1 b;

zyzfgpzgh · 发表于 2014-10-3 12:46:28

仿真的时候管用，生成实际bit或sof文件的时候不管用。延时赋值而已。

glace12123 · 发表于 2014-10-3 20:12:22

其实加与不加，并没绝对的好处，《verilog编程艺术》里详细的讨论~~但一般为了仿真看时序的方便，还是加上吧

shashabiaoge · 发表于 2014-10-20 11:57:58

从来不加，因为综合会忽略，只能用来仿真

michxia · 发表于 2014-10-21 08:46:57

看来做FPGA的人不习惯加，但IC设计一般会加上的，实际电路中CK->Q也有一定延迟。

creazystone · 发表于 2014-10-21 21:00:21

这个语法不能综合出电路，只能仿真

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