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module fadder_1
(
i_A,
i_B,
i_Cin,
o_S,
o_Cout
);
input i_A,i_B;
input i_Cin;
output o_S,o_Cout;
assign o_S=i_A^i_B^i_Cin;
assign o_Cout=(i_A^i_B)&i_Cin|i_A&i_B;
endmodule
照抄书上的代码 在modelsim10.1a运行出现
Error: E:/modelsim se 10.1a crack/examples/verilog/full adder.vhd(1): near "module": syntax error |
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发表于 2014-9-24 17:13:48
