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查看: 3191|回复: 9

[求助] DC综合 RAM报的延时问题

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发表于 2014-9-17 13:41:29 | 显示全部楼层 |阅读模式

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两次综合用的同一个RAM库,为什么延时差距这么大?如下图,   上面一个是以前学长综合后的电路报的timing信息,下面的是本人最近综合报的timing信息。调用的都是同一个RAM,但是一个是1.03,一个是3.26.

DC综合timing信息

DC综合timing信息
发表于 2014-9-19 10:22:32 | 显示全部楼层
这个是synopsis memory吧,  看具体.lib 值 ,或者EMA ( synopsis 不知道叫啥)的配置引起,

report_delay_calculation -from memory/clk -to memory/q  ,

看下lib file 里面
 楼主| 发表于 2014-9-19 10:55:35 | 显示全部楼层
回复 2# icfbicfb

    好的,谢谢!
发表于 2014-9-19 15:30:49 | 显示全部楼层
Q端出来的负载太大了。
 楼主| 发表于 2014-9-19 15:44:40 | 显示全部楼层
回复 4# mnluan

        谢谢。        之前,我看过Q端的负载,上面一个设计中是0.004pf,下面的是0.008pf,感觉差别不大。
        现在问题解决了,主要是RAM的问题。
发表于 2014-9-19 15:50:27 | 显示全部楼层
回复 5# djsly4321


   用的不是同一个RAM 吗?
 楼主| 发表于 2014-9-19 16:13:00 | 显示全部楼层
回复 6# mnluan

   是同一个RAM。根据RAM的lib,RAM的延时会考虑四个管脚(*【3:0】)的输入情况。默认情况下,是分析所有情况下最差的,可以用set_case_analysis来限定某种情况。
发表于 2014-9-19 22:46:42 | 显示全部楼层
谢谢楼主
发表于 2019-10-10 17:06:34 | 显示全部楼层
我想咨询一下如果延时不满足时序要求如何处理
发表于 2020-1-12 17:08:49 | 显示全部楼层
楼主您好!我想请问下RAM在DC中应该如何综合,我的Verilog代码中用到了vivado的RAM IP核,在用DC综合的时候不知道该怎么综合,请楼主不吝赐教,非常感谢!
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