请问ISE综合以后，看资源占用，主要是查看综合报告哪一项？

ttxs2009

以前用Design Compiler来综合asic design的时候，直接就把area给报告出来就行了。
现在小弟我刚刚接触FPGA，对于资源占用，应该看哪一项/哪几项呢？
比如，我要说 “我对设计进行了改进，速度提上去了，但是资源占用变成了原来的2倍”，我应该强调哪些参数比较合理？
下面是我的综合报告：
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Device utilization summary:
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Selected Device : 6vlx240tff1156-1


Slice Logic Utilization:
Number of Slice Registers:           13780  out of  301440     4%  
Number of Slice LUTs:                21813  out of  150720    14%  
    Number used as Logic:             21813  out of  150720    14%  

Slice Logic Distribution:
Number of LUT Flip Flop pairs used:  21952
   Number with an unused Flip Flop:    8172  out of  21952    37%  
   Number with an unused LUT:           139  out of  21952     0%  
   Number of fully used LUT-FF pairs: 13641  out of  21952    62%  
   Number of unique control sets:        40

IO Utilization:
Number of IOs:                           5
Number of bonded IOBs:                   5  out of    600     0%  

Specific Feature Utilization:
Number of Block RAM/fifo:                1  out of    416     0%  
    Number using Block RAM only:          1
Number of BUFG/BUFGCTRLs:                2  out of     32     6%  
Number of dsp48E1s:                     14  out of    768     1%  


Total memory usage is 548168 kilobytes

ttxs2009

一般应该报告那些数据呢？

ic_qiand

Number of Slice Registers:
Number of Slice LUTs:
Number of Block RAM/FIFO:  

一般看这3项，其实就是看设计有多大…

gjb649666926

一般采用的flow是synplify+ISE
其中synplify用于综合，ISE用于布局布线
1.syplify结束后会生成一个xxx.srr的报告，可以看一下基本的fpga cell的资源占用率，在报告的最后就可以看1到。
2.ISE经过布局布线以后如果想看面积可以看xxx_map.map，也是在最后，可以看到LUT/DFF/Memory的占用率，并且可以通过xxx.twr看时序报告确定时序是否收敛。如果有"all constraint was met"就说明时序收敛。

fengbohan1

gjb649666926 发表于 2016-1-10 21:56
一般采用的flow是synplify+ISE
其中synplify用于综合，ISE用于布局布线
1.syplify结束后会生成一个xxx.srr ...

虽然已经很晚了，但我还是借此分享一下我的经验。
synplify综合后会有几个CSV后缀的文件，里面由各个模块的资源占用情况。而且csv格式的非常方便进行数据统计，排序。
建议使用第三方软件查看CSV文件。而不是synplify软件查看。