在写verilog 时底层模块也要一个一个的写吗

zzl2010110 · 发表于 2014-8-16 01:12:54

您需要登录才可以下载或查看，没有账号？注册

x

做asic时，在写verilog 时底层模块也要一个一个的写吗，比如说一个2bit的全加器，是直接写Y<=a+b,由综合器自动综合，还是在底层先写好一位的全加器，再元件调用?

调皮的小五郎 · 发表于 2014-8-16 07:59:57

登录/注册后可看大图

占楼待编辑

wsdsw614825303 · 发表于 2014-8-20 20:54:13

应该要看片内有没有集成。一般像加法器，乘法器，都是有集成的。

[求助] 在写verilog 时底层模块也要一个一个的写吗