PLL环路相位域建模问题

xy318575767 · 发表于 2014-8-13 20:36:34

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本帖最后由 xy318575767 于 2014-8-13 20:42 编辑

在PLL环路相位域建模时，下图中的小方框代表噪声的模型，请问这些小方框是如何使用的,从哪个库调用的？

无标题2.png

a1054958688 · 发表于 2014-8-13 23:44:27

帮顶一个！

宇文冰羽147 · 发表于 2014-8-14 08:27:59

帮顶一个

fuyibin · 发表于 2014-8-14 10:20:01

估计就是个产生白噪的，其实这样不准确，也没有必要，不是一条正路。建议还是不要这样做。

nareshreddy · 发表于 2014-11-10 00:29:24

gfgfgffdgdgdfgfdgfdgdf

A_serendipity · 发表于 2014-11-11 10:55:52

回复 4# fuyibin

有道理。

AcoAco · 发表于 2014-11-11 12:07:44

AMS的Verilog仿真代码。一个可以写。

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