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[原创] PCIE的速度和DDR速度匹配的问题

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发表于 2014-7-12 10:01:44 | 显示全部楼层 |阅读模式

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现在在用Xilinx的开发板KC705做PCIE总线控制器的开发。现在发现当我的PCIE配置成GEN2模式(x8 5.0G)的时候,从PC机发送数据给板卡,发现PC机发送数据的速度过快,
与DDR3连接的MIG核前端的fifo总是会满(FIFO的大小为512*2048bit)。
导致接收到的数据丢失。
现在在不降低PCIE的配置速率的情况下,即依然配置为GEN2的模式。

我现在想到的办法是通过使用写DDR前端的FIFO的数据量来产生一个信号控制tx端发送数据请求的包或者rx端接收数据的rx_ready信号来组织接收数据两种方法,均出现接收数据不完整或者PCIE板卡挂掉的情况。

有没有人经验,通过什么方法可以控制PCIE的速度和DDR相匹配呢?

有没有那位大神帮我解答一下?小弟,感激不尽
 楼主| 发表于 2014-7-12 10:08:57 | 显示全部楼层
我不知道怎么做悬赏,如果哪位大神提出的建议,我用了有效果的话,我愿意把我那时的全部资产都给他,谢谢
发表于 2014-10-8 22:43:03 | 显示全部楼层
你可以在FPGA内部设置一个寄存器存储FIFO的可写入数据个数,然后定义一个最小值,PCIe写入数据前先读一下该寄存器
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