LVS check的体会。WPE效应和STI效应。热分布问题。POWER MOS 版图注意事项。

andy2000a · 发表于 2015-4-23 14:48:30

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关于画POWER MOS 版图注意事项

首先要搞清楚你画的是什么东东，如果是分立POWER MOS,现在关键的问题在元胞的设计和终端设计，需要试验，测试，不是一时半会能说的清楚。如果只是一个功率较大“巨形管”则比较好处理，当然前提是你的单位功率不要超过SI的极限。－－－－－－－－－－－－－－－－－－－1，首先搞清楚你的功率管要驱动什么样的负载，这个尤为关键、2，而后选择合适耐压的管子，不要上电就被搞的击穿了。3，优先选择N型管，依据和功率MOSFET一样。4，在你搞清楚要驱动什么样的负载后，你应该得到了关于管子瞬态电流波形，驱动能力，灌/拉电流值等等数据。 X7 j# d% U( B) q
5，按照通用的设计来处理，保证满足上面的要求，就是那么几条，没什么好说的，一般不会出错，二般提醒下，查下手册，确定每个cont/VIAn的电流密度限制，打足够多的孔，保证无电迁移等等问题，当然METAL 的notch一定要考虑到，教训够多了。+ B" F0 U, W' I$ i
6，要注意latch up，感性负载会差生瞬态负冲击，而大的衬底注入，电源支路网络的波动，使得latch up的几率巨增。7，大尺寸的管子，要注意栅极电阻，相反导线寄生电容反倒无上大雅。尽可能充分的连接GATE端，当然如果设计中对对开关损耗，推动能力无要求，或者无精确要求，也可省略，虽然大多数POWER MOS 也只是个粗枝大叶的东西，但是还请务事先必确定这一点。。8，再考虑下G-BOUNDING ，为什么没有几十A的ASIC?1mil能走多少和封装先确认好，不行就加粗，加粗之后需考虑你的PAD够不够大，够不够远等等。5 A @4 K3 b. R# y
9，再者，就要考虑下功率，1w 以上的东东会比较烫，想做的可靠需要加散热片，当然封装也是个问题，但是怎么换算热阻，怎么算散热片的接触面积，实在忘光光了，最好参考下老工程师的设计，有几本书有讲，那个 Power Hybrid Circuit Design and Manufacture，有些介绍，但是洋文，看不太懂。正在啃，好像很硬，欢迎讨论。10，最后再再再提醒下，不要迷信仿真结果，可能有问题的节点一定要仔细考量，系统要完善，不要拿数字观点看模拟问题。

   第一步,电流能力多大，在设计中为这个大管安排了多少个PAD，及这个PAD,是什么样的，是CUP的，还是标准的。封装是什么样的。这个挺重要的，因为这个决定了你的power　mos的形状。第二步，形状确定好之后，考虑每个管子的电流能力。打多少个cont/via，这个打的越多越好。最好每个管子的删两边都要用金属线引出。我画的大管一般漏端的孔到栅的距离都会是最小drc要求的两倍。而源端是按最小要求画。　第三步，就要考虑顶层metal的布线，主要考虑的是你的电流能力多大（最大的），要用几层METAL, 还要考虑一下压差的问题。

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据推测，IC的芯片温度每提高25℃失效率约增加一倍，所以要尽量降低芯片温度以降低失效率。为防止结温过高，功率较大的管子面积要设计得足够大，而发射区有效边长仍由最大电流确定。
在整个芯片上发热元件的布局分布要均匀，不使热量过分集中在一角。在元件的布局上，还应将容易受温度影响的元件远离发热元件布置。在必须匹配的电路中，可把对应的元件并排配置或轴对称配置，以避免光刻错位和扩散不匀。要注意电源线和地线的位置，这些布线不能太长。加强工艺监控
版图设计时专门设计参数至最佳值。
组微电子测试图形以利工艺监控，及时淘汰不合格产品，调整 (1)元件尺寸的选择要适当，应考虑功率密度、寄生效应、制版光刻误差、横向扩散及扩散容差等因素，Al条应覆盖欧姆接触孔并留一定余量。 (2)保证电路参数的要求：①多发射极晶体管的长脖子区不宜太长，因为太长会导致／T下降；②避免在输出线上做扩散“地”道；⑧外延层电阻岛上接电源的欧姆接触孔要扩N’。此外，对于CMOS集成电路，为提高其抗自锁能力，可在版图设计上采取以下措施：
(1)合理布置电源接触孔，减小横向电流密度和横向电阻。 ①采用接衬底的环形电源线(P阱)，并尽可能将衬底背面接VDD。
②加多电源VDD和Vss接触孔，并加大接触面积。
③对每一个接VDD的孔都要在相邻的阱中配以对应的Vss接触孔，以便加多并行的电流通路。④尽量使VDD和Vss的接触孔的长边相互平行。 ⑤接VDD的孔尽可能安排得离阱远一些。 ⑧按Vss的孔要尽可能安排在P阱的所有边上。 (2)采用伪收集极。伪收集极收集由横向PNP发射极注入的空穴，阻止了纵向NPN的基极注入，从而有效地减少了脚NP。 (3)采用保护环。保护环降低了Rw，增加了PNP的WBL，从而使夕PNP下降，但增加了面积。
(4)尽可能使P—阱和PMOS管的P’区离得远一些。例如输出级的NMOS，PMOS 放在压焊块两侧，可大大减小库NP。

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LVS check的一点体会

一些简单的经验，希望对刚刚入门的人有点启发
也许你刚刚从事LAYOUT不久，当你终于做了很多个小小的cell之后，终于完成了一个比较大的block了，于是你迫不及待的运行了DRACULA，想看看结果，找到一点成就感，可是你可能看到LVS的结果时，也许感到十分沮丧，因为那里可能有成百上千个UN-MATCH在对你微笑，而你感到茫然失措，几个错误是很有可能的，但是我会犯那么多错误吗？别担心，可能你也不过犯了几个错误而已，甚至你的版图画得没有错，原因也可能来自其他方面，ＬＶＳ改错不可怕，但ＬＶＳ后准确找到错误所在倒是问题的关键。& Q# Z" V0 P! \, W
下面就谈谈根据鄙人肤浅的见识所了解到的一些常见问题所在：6 p. C( m# q9 ^. e
１． Label打对了吗？5 T; D. e" V" w2 k
如果你的layout是hierarchy结构的，那么在block中会看到大量的底层cell的label，最好在command file中规定只去认最top层的label，这样才能确保不会抓错label造成误会。另外，注意label所选的layer，如果选的是TEXT，那么注意在重叠的layer上是否能被DRACULA正确的识别出该label是打在哪一层上。用Metal TEXT打label比较保险一点,因为其本身就已经针对不同的metal作了区分。相同的label出现在不同的电位节点和不同的label出现在相同的电位节点都是不被允许的。4 a6 m1 [/ ?5 x; E- b
２． Power & Ground连接得没问题吗？0 R( e1 h! }% D6 z; ^
如果LVS的结果中看到大量的错误，多得如同好莱坞战争巨作中的场面一般壮观，那么不要忙着查错，先去跑一下ERC吧，power & ground不能保证正确的话，会导致大量的错误，特别是有memory结构在电路中时错误场面更加宏大。在不仅仅有一组power & ground的chip中更要注意，这两组不要混淆。/ f4 s. Z- ?3 K3 j
３．认真研究design rule了吗？
不仅仅是DRC时会用到design rule，LVS一样可能用到，特别是你的电路中有比较特殊的device时，比如双极型的管子，特别工艺的电阻和电容等等，其实这种问题比较容易辨别，因为类型不同嘛，认真搞清楚了design rule，就知道怎么去画这些东西了。需要注意的是poly电阻，注意定义它的layer，一定有某层dummy layer用于指定它为电阻以与poly导线相区别的，如果没有加上这样的layer很可能被认为是导线而造成short的报错。
４．你得到的files确实可靠吗？
为什么总是有些器件类型认不到？你得有点怀疑精神了，netlist可靠吗？technology file & command file可靠吗？不要太信任这些东西，特别当你这个porject的designer同样是个刚刚上道的新手时，更要有充分的心理准备，好好检查一下netlist中器件类型的命名是否符合规范。有问题的话联系designer，让之去改。
５．你确信自己没犯低级错误吗？& g- j* v" H9 I- o" q1 j
真的不会连错线？就算你lay版图lay了好几年也最好不要那么自信，是人都可能犯错，是错都可能有人犯。谁能保证自己永远不走神呢，也许怀念了一下故乡亲人，也许垂涎了一下美女帅哥，也许幻想了一下奔驰宝马，也许只是规划了一下晚上吃点什么……在此期间，你可能连错了一根线，用错了一个via……办法很简单，检查，找到它，改正它。' H; y: x* L9 H2 }3 O- [
６．真的一切都很可靠吗？0 ~" E  U% @( `2 p7 Q9 _; B& Q
在你进行过大量细致的检查后还是不明白为什么犯了错误，左看右看，上看下看，怎么看也不明白，我想你开始觉得心烦意乱了吧，再这样下去，你会发怒，会随着这社会一起浮躁，会想砸东西，想打人，想上厕所，想对老板说你TMD不干了……镇静，“hold, my brother, hold”。你该喝点茶，或者脑白金，或者太太口服液，然后站起来走走，呼吸呼吸新鲜空气，等你冷静下来的时候请再回来，好好想想，到底是哪里出了问题呢？我怎么知道，自己想啦。只是有一点，有时候看似越可靠的东西，越有可能给你造成麻烦。这里说一下我自己的经历吧，也许对你有点启发。我曾经出差到另外一个城市的分公司去完成一个项目，到了那里我就开始认真的干，没少了加班，但到最后的时候，却有问题不断的出现。明明是已经通过了LVS验证的block，怎么过了段时间给老板重新验证演示的时候就不过了呢，真是郁闷阿，“你不是说已经过了吗？”面对老板和同事的质疑，我感到非常的无辜，真tmd见鬼了，如果前两天我不是在梦游的话，那么我确实亲眼看到是过了，而且这里还有保留的备份文档，我发誓不是我伪造的。在经过一系列的排除法之后，一个很偶然的发现让我终于自己找到了问题，挽回了面子。刚过来的时候，就得到了这个公司提供的一个map file，是用来供virtuoso对应layer的，或者说，是针对这个制程，让virtuoso能够正确识别每个layer的一个辅助文件，可是包括老板在内没有人注意到这里边潜在的问题，这个file里对layer number的定义与technology file中的定义不一致！导致在stream out的时候有些layer会丢失！怪不得工作中间就曾出现过莫名其妙的错误，有时能通过有时却没通过，这是因为有时我加载了map file有时我忘了加载。不加载反倒是正确的！只是当时忙得焦头烂额没注意到这样的细节问题，以为是自己不小心弄错了。所以，请你确信一切都可靠才行，有些看起来可靠的东西，可能正是出问题的地方。而如果遇到一些反常的现象也该多留心，也许这些小问题正预示着以后碰到的大麻烦，唉，我白白付出了多少个晚上的代价才得出的结论啊，本来我该用那些时间去江边赏月的……& g/ T5 E& i+ j% u
   好，基本上就想到了这些，一定有很多人有更丰富的经验和更深刻的见解！请多多指教。