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楼主: processor

新书出版——《超标量处理器设计》

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 楼主| 发表于 2015-5-15 22:29:22 | 显示全部楼层
回复 40# Romer


   处理器的设计流程其实就是芯片的设计流程,只是处理器在设计之前需要定好微架构(microarchitect),包括每个流水线阶段要做的事情,以及各个功能模块的结构等,还要对这个微架构进行性能的评估,每个公司使用的评估方法都不一样,这也是需要多少年才能积累下来的东西,然后就是设计工程师对各个功能模块进行具体的设计实现,这就是芯片设计工程师要做的事情了,如果将来你成为了一名芯片设计工程师,那么你就会对这些过程比较了解,其实芯片设计工程师要广泛的涉猎很多方面的知识,比如做处理器设计,那么就需要了解计算机体系结构方面的知识,做SOC芯片,那么就要对AXI总线比较深入的理解,做外设功能模块,就需要了解相关的接口协议规范,比如I2C/SPI/UART等等,还有通信方面的芯片需要设计者精通数字信号处理和通信原理,视频处理芯片需要设计者精通视频码流、解压缩等相关的知识,做GPU芯片的还需要精通计算机图形学,当然这些知识不可能每个芯片设计工程师都会精通,大家都是在工作中不断进行充电的,但是大学期间学的课程是基础,有了这个基础,才可以使你在工作中学习新的知识时能够快速的上手,很多课程可能在学习的时候比较枯燥,但是将来在工作的时候说不定就能够用得到,所以趁现在难得的大学时光,除了游戏和花前月下之外,还要把基础打好了,毕竟像扎克伯格和盖茨这样的不需要毕业的人是少数,大部分人还是需要走上工程师的道路,所以基础就显得比较重要了
发表于 2015-5-16 11:09:24 | 显示全部楼层
回复 41# processor


   很感激你认真的回答了我的问题。   说一下我的经历吧。我现在是大二电子工程的学生,自从去年这个时候就开始学习计算机方面的知识了(因为我对处理器的内部构造很好奇,也很感兴趣)逐步的看了斯坦福大学校长那两本书:计算机原理与组成,硬件与软件接口和计算机体系结构(认真做了课后习题),然后分析过or1200的源代码,去年寒假又是边听课(普林斯顿的计算机体系结构)边学习现代处理器设计:超标量处理器基础这本书,然后就接触了你的这本书,根据书后面的索引查找相关的好的论文,现在就是想慢慢的用硬件描述语言把各个模块写出来。我很喜欢这个将理论变为实践的过程。设计出自己的超标量处理器,并将各模块用FPGA验证.这也许就是我的大学目标了,希望姚老师多多帮助哦!我们算是同道中人吧!
发表于 2015-5-21 18:55:59 | 显示全部楼层
已看,强推!需要有一定基础啊!
发表于 2015-6-13 09:22:48 | 显示全部楼层
回复 41# processor


   
最近在研究一个只支持整型计算的4-way超标量处理器微体系架构,该架构采用统一的的PRF进行寄存器重命名,(而且是4个Execute  Unit,)从而使得ROB只需支持4-write和4-read.由于处理器在dispatch阶段是将4条顺序的指令分配并写入到ROB中的(维持程序原来的顺序,所以四条指令的ROB ID为连续的四个数),所以我觉得该阶段被写入的ROB部分域的写端口可以以interleaving的形式组织成伪四端口(从外部看),内部实则为单个写端口RAM组织的。而且Commit段也是每次最多四条指令进行提交的(注意到这四条指令为连续的四条指令),所以Commit段可以针对整个ROB的表项以interleaving的形式组织成伪四端口(如上面的dispatch段写部分的ROB表项),这样可以大大减少读端口的面积和时延,而由于在writeback段写入到ROB相应表项的四条指令是随机的,那么此阶段对应的部分的ROB表项应该设计成真正的四端口了(具体实现可以包括true multiple-ports或 multiple RAM copies)。      概括一下就是dispatch涉及的ROB表项的读写端口均可以以interleaving的形式组织成伪四端口。
        writeback段涉及的ROB表项的四个写端口设计成真四端口,而其读端口可以设计成以interleaving的形式组织成的伪四read端口。
发表于 2015-8-2 15:36:48 | 显示全部楼层
关注一下,膜拜大神!
发表于 2015-9-30 10:19:06 | 显示全部楼层
回复 1# processor


   谢谢楼主的资源~
发表于 2015-10-8 10:44:46 | 显示全部楼层
谢谢楼主分享
发表于 2016-11-8 14:04:59 | 显示全部楼层
非常感谢
发表于 2017-2-9 17:56:46 | 显示全部楼层
回复 1# processor

这本书写的很好,之前我也在做cache设计这部分工作,目前设计了1款2 clock latency 8路组相连,dc在130nm综合时钟频率500M的cache,希望有机会能和作者合作一下。
发表于 2017-4-17 22:02:11 | 显示全部楼层
谢谢楼主分享
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