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[讨论] 后端设计IR Drop问题

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发表于 2014-4-9 16:34:26 | 显示全部楼层 |阅读模式

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请问大家在后端设计时,电源的IR Drop一般控制在多少,有什么经验值吗?需要根据芯片的规模以及所用的工艺来判断吗?谢谢!
发表于 2014-4-10 21:48:09 | 显示全部楼层
回复 1# dddzr


    通常是5%
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 楼主| 发表于 2014-4-14 23:12:25 | 显示全部楼层
回复 2# 河里的鱼


    电源和地分别5%?应该导入前段提供的翻转率吧?
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发表于 2014-8-18 14:24:35 | 显示全部楼层
一般会控制在3%吧,因为还有package 的压降
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发表于 2014-8-18 15:27:44 | 显示全部楼层
5~10% , power多打点即可, 打到看不清的时候,你也可以不用做分析了,
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发表于 2014-8-19 14:53:43 | 显示全部楼层
回复 5# icfbicfb
想请问一下,您说的多打点,是不是power的pin脚多打点?
我也遇到IR drop的问题,但是power不是从一个点进去芯片的吗?可以从多个点进入芯片是吧?
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发表于 2014-8-19 16:29:11 | 显示全部楼层
我说的是多打些的意思, add more power as you can,
add much power routes as you cannot bear ,
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 楼主| 发表于 2014-8-19 20:39:48 | 显示全部楼层
回复 7# icfbicfb
           版主,请问你一般是怎么做IR Drop分析的,用ICC自带的还是用其内嵌的Prime Rail;另外,按理说做IR Drop分析,前端设计者应该提供翻转率,这样IR Drop分析才更符合实际吧。
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发表于 2014-8-19 22:53:05 | 显示全部楼层
icc 自带的看看, 不怎么做了,懒得做,打多些就行了
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发表于 2014-8-20 14:00:32 | 显示全部楼层
从PCB上的供电芯片,到IC内的standcell,IR一般在5%以内。PCB和package上的IR,一般给2%,所以,从bonding pad到stadardcell的IR,一般就是VDD+VSS = 3%(高温、高压corner下)。如果绕线资源不是问题的话,那就像斑竹说的,尽量多大,让该层的power stripe的面积占该层面积的30%以上。如果绕线资源有问题的话,那就不能打这么多了,具体多少,可能就要IR分析。
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