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查看: 4357|回复: 7

[求助] FPGA里面的serdes需要training吗?

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发表于 2014-2-16 23:48:26 | 显示全部楼层 |阅读模式

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asic里面的serdes phy通常需要training好,再开始传送数据,不知道FPGA里面的serdes也需要吗?如果需要,那自己设计的training FSM如何和FPGA serdes连接?
发表于 2014-2-17 08:24:21 | 显示全部楼层
你如果能严格控制好数据收发也可以不需要training,但是这个很难。一般来说设计个training是最简单的办法。
 楼主| 发表于 2014-2-17 10:07:07 | 显示全部楼层



training FPGA自带的serdes也比较简单吗?
发表于 2014-2-17 10:19:29 | 显示全部楼层
回复 3# tbb2009


   很简单,就是一个bitslip
 楼主| 发表于 2014-2-17 10:50:07 | 显示全部楼层


回复  tbb2009


   很简单,就是一个bitslip
warking 发表于 2014-2-17 10:19




   大牛,我们自己设计的PCS和link,如果想用FPGA验证自己的PCS和training FSM逻辑(放在我们的link module里面),也能实现吗?因为FSM里面有和phy的握手过程,有控制发training pattern的机制。这些如何和那个bitslip连接在一起?没有这方面的sense,希望不吝赐教啊。
发表于 2014-2-17 11:14:54 | 显示全部楼层
FPGA里面的training设计起来比较简单,能不能验证你的training FSM逻辑要看FPGA中的serdes能不能满足你们设计的需求,毕竟FPGA的serdes和你的PHY相差应该是挺大的,这个你要找相关FPGA的serdes资料来评估。
发表于 2014-2-23 19:31:43 | 显示全部楼层
also mentor trains for precision rtl
发表于 2020-3-16 08:29:54 来自手机 | 显示全部楼层
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