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查看: 4299|回复: 9

[讨论] DC中这种时钟设计应该如何进行约束

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发表于 2013-12-10 11:52:25 | 显示全部楼层 |阅读模式

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本帖最后由 SKILLER 于 2013-12-18 16:58 编辑

设计有两个时钟域!clkx和clky!而且两个时钟域之间有跨时钟域的时序路径!如图所示,clky1由clkx六分频产生,clky0是外部输入的,当mux的sel为1时,clky等于clky0,反之为clky1,请问这种时钟应该如何约束? 20131209_161655-1.jpg
 楼主| 发表于 2013-12-10 19:27:32 | 显示全部楼层
求帮助!以前未遇到过!
发表于 2013-12-11 09:50:10 | 显示全部楼层
create generated clock  clky_a  [get_pin mux/z] -master_clock clockx
create generated clock  clky_b [get_pin mux/z] -add -master_clock clocky0

set clky_a and clk_b async group
 楼主| 发表于 2013-12-11 12:04:21 | 显示全部楼层
回复 3# richardxingxing

谢谢!但是我的clky0应该是外部输入信号!clky1为内部分频信号!而且这两个时钟应该是asy group还是logic  exclusive group呢?
发表于 2013-12-18 15:31:54 | 显示全部楼层
本帖最后由 sjtusonic 于 2013-12-18 15:35 编辑




   clk_y1 和clk_y0设physically_exclusive:
set_clock_groups -physically_exclusive  -group {clk_y1}  -group {clk_y0[size=1.2em]} [size=1.2em]

clk_y1和clk_y2均做成gengerated。


然后mux/Y端不需要设clock
 楼主| 发表于 2013-12-18 15:38:50 | 显示全部楼层
回复 5# sjtusonic


    但是设计中最终用到的时钟信号是clkx和clky,所以我觉得分频产生的clky1应该不用设置exclusive吧?
另外请问一下,如果选用clky,那么report timing 会不会把内部时钟clky相关的路径给报出来啊?
 楼主| 发表于 2013-12-18 15:42:38 | 显示全部楼层
回复 5# sjtusonic


    还有你说的clky2是不是指的clky0,它是外部输入时钟,应该还是设置create clock吧?
发表于 2013-12-18 18:02:41 | 显示全部楼层


回复  sjtusonic


    但是设计中最终用到的时钟信号是clkx和clky,所以我觉得分频产生的clky1应该不用 ...
SKILLER 发表于 2013-12-18 15:38



前面没写清楚,再写一下:
1-y1和y0设exclusive,因为mux的输出会有两种模式
2-y1由x生成,设generated


3-y0用create


不需要在mux的输出点定义clk y
 楼主| 发表于 2013-12-19 00:09:48 | 显示全部楼层
回复 8# sjtusonic


    嗯!这个明白了!还有一个问题就是外部输入端口延时是和内部mux之后的时钟clk相关的,是应该设置-clock clk还是外部输入的clky0呢?或者clky1?我试过设置为clk,但是report timing,没有看到clk group的时序报告!只有clkx的时序报告!谢谢!
发表于 2020-7-11 15:40:55 | 显示全部楼层
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